[PSD12] Exercise 3.13

[matypist]

Exercise 3.13 Design an asynchronously resettable D flip-flop using logic gates.

[Elia-Belli]

Per realizzare il D flip-flop con Reset Asincrono (sensibile sul fronte positivo) ho impiegato 2 D-Latches e delle porte logiche

E' possibile realizzarlo anche il altri modi, ad esempio modificando direttamente i D-Latch utilizzati per costruire il D flip-flop classico

[neoSnakex34]

confermo che questa soluzione funziona e che purtroppo la versione degli appunti di Simone è da correggere

[fraxb04]

@Elia-Belli
ho controllato sugli appunti di Exyss, e lo rappresenta così:

[Elia-Belli]

@Elia-Belli ho controllato sugli appunti di Exyss, e lo rappresenta così:

Non credo sia corretto, quando $R=1$ l'ingresso $CLK$ del primo D-Latch è sempre 0 quindi non viene campionato lo 0 del reset ma viene ricordato il valore precedente.