ПЛИСальная - регулярное мероприятие в undef.space, на котором мы тыкаем язык Verilog и Программируемые Логические Интегральные Схемы (ПЛИС).
В качестве целевого оборудования используется плата
Tang Nano 9K
на базе FPGA Gowin GW1NR-9
.
Установите oss-cad-suite - среди прочего он содержит:
- Симулятор Verilator
- Синтезатор Yosys+NextPnR+Apicula
- Программатор openFPGALoader
- Визуализатор файлов с сигналами GTKWave
Рекомендуется установить:
- Расширение с поддержкой языка Verilog для Вашего редактора
- Систему сборки Just - готовые примеры будут использовать её
- OSS CAD Suite - коллекция инструментов для симуляции и синтеза
- Verilator - симулятор Verilog
- Tang Nano 9K - отладочная плата на базе GW1NR-9
- PulseView - просмотрщик файлов сигналов
- Ben Eater очень хорошо объясняет принципы работы логических схем
- netlistsvg - преобразователь netlist-ов в изображения в формате SVG