未声明的wire reg 可以随意使用等bug

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module dff(
    input clk,
    input res_n,
    input d,
    output reg q
);
      wire test;

    always@(posedge clk or negedge res_n) begin
        if(!res_n)
            q <= 0;
        else if (res_high) begin
            q <= 1;
            test <= 1'b1;        //wire 赋值不会报错
        end
        else
            q <= d;
    end
    assign q = res_n;      //对reg assign 不会报错
    assign test3 = q;        //对未声明的test3 可以随意使用  
endmodule

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Windows11，其余语法检查正常生效